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Etude et intégration de boosters pour les technologies CMOS FDSOI avancées : Introduction de contraintes dans le canal

Vendredi 2 décembre 2016 10:30 - Duree : 1 heure 45 minutes
Lieu : 3 Parvis Louis Néel, 38054 Grenoble - salle Chrome 1

Orateur : Soutenance de Thèse de Aurore BONNEVIALLE

Pour les nœuds technologiques CMOS sub-32nm la réduction des dimensions s’avère être insuffisante pour augmenter les performances des circuits intégrés sur substrat massif de silicium. Ainsi de nouvelles architectures ont vu le jour, notamment le FinFET et l’architecture FD-SOI (Fully Depleted-Silicon On Insulator) qui no us intéressera ici. Après ces changements d’architecture, l’introduction de boosters de performances devient indispensable pour les nœuds sub-20nm. En effet, une contrainte mécanique dans le canal engendre l’augmentation de la mobilité des porteurs et donc l’accroissement de la vitesse de commutation des portes logiques. L’application de cette contrainte induite par la déformation du cristal du matériau utilisé pour le canal est devenue un enjeu majeur de l’industrie de la microélectronique. Pour les dernières générations (14 nm) les dispositifs FDSOI ont été développés avec un canal pMOSFET en SiGe contraint en compression. De plus, l’utilisation d’un canal en tension améliore la mobilité des électrons pour le nMOSFET. Subséquemment, l’architecture CMOS idéale possèderait d’un côté un canal en tension et d’un autre côté un canal en compression pour les types n et pMOSFET respectivement. C’est dans ce contexte que s’inscrit ce travail de thèse. L’objectif est d’évaluer différentes techniques permettant la déformation dans certaines zones spécifiques (canal de transistor) et donc la création de contrainte localisée pour permettre de booster les performances des MOSFETs pour les générations sub-14nm. Dans une première partie, cette thèse s’attache à évaluer les intérêts et désavantages des substrats sSOI (Smart CutTM) en analysant les performances de n/p nMOSFETs fabriqués sur route 14nm FD. D’autres solutions innovantes et localisées sont étudiées dans le cadre de de cette thèse appelées BOX creep et STRASS. La première méthode permet via l’utilisation d’un SiN contraint de créer localement une contrainte qu’elle soit en tension ou en compression (pour les n et pMOSFETs sur SOI respectivement). Le STRASS permet quant à lui d’induire une contrainte en tension de manière localisée (pour les nMOSFETs). L’efficacité de ce s techniques est évaluée à la fois grâce à la contrainte obtenue par caractérisation Raman et grâce aux données électriques, avec une analyse de l’impact des contraintes longitudinales et transverses (en fonction des dimensions des dispositifs). Des simulations mécaniques ont permis d’aider à comprendre les mécanismes mis en jeux lors de ces procédés. Le manuscrit se conclut sur les recommandations et voies possibles quant à l’utilisation de la contrainte pour les futurs nœuds technologiques en FDSOI.

Contact : cyrille.leroyer@cea.fr

Discipline évènement : (Physique)
Entité organisatrice : (LETI)
Nature évènement : (Soutenance de thèse)
Site de l'évènement : Polygone scientifique

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